外媒 eNewsEurope 報導(dǎo)，技積電T技英特爾 (Intel) 和臺積電將在國際電子元件會議 (IEDM) 公佈垂直堆疊式 (CFET) 場效電晶體進展，術(shù)才手研術(shù)使 CFET 成為十年內(nèi)最可能接替閘極全環(huán)電晶 (GAA) 電晶體的開始下一代先進製程。
CFET 場效電晶體將 n 和 p 兩種 MOS 元件堆疊在一起，英特已著以達(dá)成更高的爾臺密度。該項技術(shù)最初由比利時微電子研究中心 (IMEC) 於 2018 年所提出的發(fā)下。雖然，技積電T技大多數(shù)早期研究以學(xué)術(shù)界為主，術(shù)才手研術(shù)但英特爾和臺積電等半導(dǎo)體企業(yè)現(xiàn)在已經(jīng)開始這一領(lǐng)域的開始研發(fā)，藉此積極探索這種下一代先進電晶體技術(shù)。英特已著
英特爾表示，爾臺研究員建構(gòu)一個單片 3D CFET，發(fā)下含三個 n-FET 奈米片，技積電T技層疊在三個 p-FET 奈米片上，術(shù)才手研術(shù)保持 30 奈米垂直間隙，開始取名為「採用電源通孔和直接背面元件觸點 60 奈米閘極間距堆疊式 CMOS 逆變器示範(fàn)」，描述 60 奈米閘極間距利用 CFET 功能逆變器測試電路。採垂直分層雙電源漏外延和雙金屬閘極堆疊，結(jié)合 PowerVia 背後供電。
為了不被對手超越，臺積電也會展示如何達(dá)成 CFET。此為客製邏輯晶片，有 48 奈米柵極間距，專注放在 p 型晶體管上的分層 n 型奈米片電晶體，擁有跨越六個等級的卓越開關(guān)電流比。
臺積電 CFET 電晶體已證明耐用性超過 90% ，且成功通過測試。雖然臺積電承認(rèn)需要研究更多，才能充分利用 CFET 技術(shù)，但是實現(xiàn) CFET 電晶體技術(shù)的關(guān)鍵。CFET 明顯轉(zhuǎn)變電晶體設(shè)計，允許垂直堆疊兩個電晶體安裝至一個電晶體面積內(nèi)，增加電晶體密度，且不僅為提高空間使用提供解決方案，還促進更精簡 CMOS 邏輯電路佈局，有利提高設(shè)計效率。
CFET 既有結(jié)構(gòu)可能會減少寄生效應(yīng)，逐漸提高性能和功率效率。結(jié)合適應(yīng)性設(shè)計與背面供電等創(chuàng)新，可簡化製程複雜性，使 CFET 成為電晶體領(lǐng)域願景。英特爾和臺積電的努力，也突顯 CFET 技術(shù)對半導(dǎo)體產(chǎn)業(yè)未來的重要性。
(首圖來源：shutterstock)
