隨著 AIGC、延續8K、摩爾AR / MR 等應用持續發展，定律堆疊3D IC 堆疊與小晶片異質整合方案已成為滿足未來高效能運算需求、先進延續摩爾定律的封裝主要解決方案。臺積電、將迎接英特爾等大廠近年紛紛擴大投入異質整合製造、世代設計有關之研發；EDA 大廠 Cadence 更領先業界推出整合設計規劃、延續物理實現和系統分析模擬工具的摩爾解決方案「Integrity 3D-IC」平臺，向晶片 3D 堆疊邁出重要的定律堆疊一步。

2.5D、先進3D 封裝差異

2.5D 與 3D 封裝技術的封裝主要差別在堆疊方式。2.5D 封裝是將迎接指將晶片逐一堆疊於中介層之上或透過矽橋相互連結，主要應用於拼接邏輯運算晶片和高頻寬記憶體；3D 封裝則是世代垂直堆疊晶片的技術，主要面向高效能邏輯晶片、延續SoC 製造。

CPU、HBM?堆疊需求

AIGC、AR / VR、8K 等應用急速發展，預期將掀起大量運算需求，尤其會帶動能在短時間內處理巨量數據的平行運算系統。而為了突破 DDR SDRAM 的頻寬限制以進一步提升平行運算效能，業界也持續擴大高頻寬記憶體（HBM）的採用。此趨勢導致以往「CPU＋記憶體（如 DDR4）」架構逐漸轉向「2.5D 型態小晶片＋HBM 堆疊」架構，而在運算需求持續增長下，未來亦有望出現整合 CPU、GPU 或 SoC 的 3D 堆疊。

▲ CPU 未來將邁向 3D 堆疊。

3D 堆疊 HBM 盛行，但CPU堆疊尚未廣泛應用

HBM 於 2013 年推出，是一種高性能 SDRAM 的 3D 堆疊構架，時至今日，堆疊多層 HBM 的封裝型態已被廣泛應用，而堆疊 CPU / GPU 的封裝型態卻未見起色。

主因歸咎於三大點：1. 熱傳導，2. 熱應力，3. IC 設計。首先，3D 堆疊構裝在熱傳導上的表現向來較差，因此目前主要應用在記憶體堆疊上，畢竟記憶體功能操作所產生的熱遠低於邏輯運算所產生的熱，單就目前記憶體堆疊產品而言，其所面臨的熱傳問題幾乎可以省略。

第二，熱應力問題歸咎於材料與材料間熱膨脹係數（CTE）不匹配所致，加上晶片薄化後導入金屬層應力，堆層結構造成應力分佈越趨複雜，此現象對產品的可靠度有極大的負面影響。

最後，IC 設計的問題則在於 EDA tool 不足，如 CAD 根本無法處理 3D 的設計法則，開發者則需以自行設計的工具處理製程需求條件，且 3D 封裝形式設計複雜尚無定則，更增加了 3D 堆疊構裝的設計、製程及測試成本。

EDA 廠如何提出解決方案

Cadence 於 LIVE Taiwan 2023 使用者年度大會指出，其歷經多年努力，終於陸續打造出 Clarity 3D 求解器、Celsius 熱求解器、訊號／電源（SI / PI）解決方案 Sigrity X 等物理場模擬工具，能夠解決熱傳導、熱應力的模擬問題。而搭配 Cadence 完整的 EDA 工具，能夠讓「Integrity 3D-IC」平臺能日益茁壯，並助力 3D IC 設計發展。

「3D IC」為半導體發展重要的設計趨勢，然而它的難度與複雜性更勝其他項目，除了有數位 IC 邏輯設計的挑戰外，更有類比與多物理模擬的需求，因此跨平臺的設計工具也是不可或缺。而 EDA 大廠 Cadence 的工具有助於壯大 3D IC 設計工具平臺，相信能降低堆疊 CPU、GPU 或 SoC 以推升晶片運算性能的技術門檻。

▲「Integrity 3D-IC」平臺，整合設計、物理模擬工具的解決方案。（Source：Cadence）

（首圖來源：SEMI）